circuit Muxes :
  module Muxes :
    input clock : Clock
    input reset : UInt<1>
    output io : { flip in_sels : UInt<1>[2], flip in_bits : UInt<8>[2], out1 : UInt<8>, out2 : UInt<8>}

    node _io_out1_T = mux(io.in_sels[0], io.in_bits[0], io.in_bits[1]) @[Mux.scala 47:70]
    io.out1 <= _io_out1_T @[Muxes.scala 16:11]
    node _io_out2_T = mux(io.in_sels[0], io.in_bits[0], UInt<1>("h0")) @[Mux.scala 27:73]
    node _io_out2_T_1 = mux(io.in_sels[1], io.in_bits[1], UInt<1>("h0")) @[Mux.scala 27:73]
    node _io_out2_T_2 = or(_io_out2_T, _io_out2_T_1) @[Mux.scala 27:73]
    wire _io_out2_WIRE : UInt<8> @[Mux.scala 27:73]
    _io_out2_WIRE <= _io_out2_T_2 @[Mux.scala 27:73]
    io.out2 <= _io_out2_WIRE @[Muxes.scala 17:11]

